DDRx的關鍵技術介紹（中）【轉發】

2017-10-13 by:CAE仿真在線來源:互聯網

在DDRx里面經常會被一些縮寫誤擾,如OCD、OCT和ODT,我想有同樣困擾的大有人在,今天還是繼續上一篇的關鍵技術來介紹一下大家的這些困擾吧。

片外驅動調校OCD(Off-Chip Driver)

OCD是在DDR-II開始加入的新功能,而且這個功能是可選的,有的資料上面又叫離線驅動調整。OCD的主要作用在于調整I/O接口端的電壓,來補償上拉與下拉電阻值,從而調整DQS與DQ之間的同步確保信號的完整與可靠性。調校期間,分別測試DQS高電平和DQ高電平,以及DQS低電平和DQ高電平的同步情況。如果不滿足要求,則通過設定突發長度的地址線來傳送上拉/下拉電阻等級(加一檔或減一檔),直到測試合格才退出OCD操作,通過OCD操作來減少DQ、DQS的傾斜從而提高信號的完整性及控制電壓來提高信號品質。具體調校如下圖一所示。

圖一 OCD

不過,由于在一般情況下對應用環境穩定程度要求并不太高,只要存在差分DQS時就基本可以保證同步的準確性,而且OCD 的調整對其他操作也有一定影響,因此OCD功能在普通臺式機上并沒有什么作用,其優點主要體現在對數據完整性非常敏感的服務器等高端產品領域。

ODT(On-Die Termination,片內終結)

ODT也是DDR2相對于DDR1的關鍵技術突破,所謂的終結(端接),就是讓信號被電路的終端吸收掉,而不會在電路上形成反射,造成對后面信號的影響。顧名思義,ODT就是將端接電阻移植到了芯片內部,主板上不再有端接電路。在進入DDR時代,DDR內存對工作環境提出更高的要求,如果先前發出的信號不能被電路終端完全吸收掉而在電路上形成反射現象,就會對后面信號的影響造成運算出錯。因此目前支持DDR主板都是通過采用終結電阻來解決這個問題。由于每根數據線至少需要一個終結電阻,這意味著每塊DDR主板需要大量的終結電阻,這也無形中增加了主板的生產成本,而且由于不同的內存模組對終結電阻的要求不可能完全一樣,也造成了所謂的“內存兼容性問題”。而在DDR-II中加入了ODT功能,當在DRAM模組工作時把終結電阻器關掉,而對于不工作的DRAM模組則進行終結操作,起到減少信號反射的作用,如下圖二所示。

圖二 ODT端接示意圖

ODT的功能與禁止由主控芯片控制,在開機進行EMRS時進行設置,ODT所終結的信號包括DQS、DQS#、DQ、DM等。這樣可以產生更干凈的信號品質,從而產生更高的內存時鐘頻率速度。而將終結電阻設計在內存芯片之上還可以簡化主板的設計,降低了主板的成本,而且終結電阻器可以和內存顆粒的“特性”相符,從而減少內存與主板的兼容問題的出現。

此外關于ODT的介紹還可以參考高速先生前期的文章:

DDR3系列之ODT,就是這么任性!(直接戳文字,有鏈接~)

重置(Reset)

重置是DDR3新增的一項重要功能,并為此專門準備了一個引腳。這一引腳將使DDR3的初始化處理變得簡單。當Reset命令有效時,DDR3 內存將停止所有的操作,并切換至最少量活動的狀態,以節約電力。在Reset期間,DDR3內存將關閉內在的大部分功能,所有數據接收與發送器都將關閉,且所有內部的程序裝置將復位,DLL(延遲鎖相環路)與時鐘電路將停止工作,甚至不理睬數據總線上的任何動靜。這樣一來,該功能將使DDR3達到最節省電力的目的,新增的引腳如下圖三所示。

圖三 Reset及ZQ引腳

ZQ校準

如上圖三所示,ZQ也是一個新增的引腳,在這個引腳上接有一個240歐姆的低公差參考電阻。這個引腳通過一個命令集,通過片上校準引擎(ODCE,On-Die Calibration Engine)來自動校驗數據輸出驅動器導通電阻與ODT的終結電阻值。當系統發出這一指令之后,將用相應的時鐘周期(在加電與初始化之后用512個時鐘周期,在退出自刷新操作后用256時鐘周期、在其他情況下用64個時鐘周期)對導通電阻和ODT電阻進行重新校準。

VREFCA & VREFDQ

對于內存系統工作非常重要的參考電壓信號VREF,在DDR3系統中將VREF分為兩個信號。一個是為命令與地址信號服務的VREFCA,另一個是為數據總線服務的VREFDQ,它將有效的提高系統數據總線的信噪等級,如下圖四所示。

轉自公眾號:一博科技高速先生文 | 周偉

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