升級到Allegro17.2-2016的10大理由之4:行業領先的背鉆能力

2017-10-12  by:CAE仿真在線  來源:互聯網

背鉆的發展歷程

15年來,在很多電子設計中處理5Gbps或更高頻率的高速接口布線已越來越常見。在信號過孔上存在Stub的情況下,高速信號換層將會對信號完整性產生巨大影響。總的來說,這些短截線會造成阻抗不連續和信號反射,嚴重影響有效數據傳輸速率的提升。

如何消除電子短截線?

• 使用一種稱之為背鉆的制板工藝,有時也被稱為控制深度過孔。

• 做好規化和控制,保證高速信號走在特定的布線層,以此來減小Stub的影響。

• 用盲埋孔和微孔技術來布高速信號,這種方案可以解決一些局限和擔憂,但會增加制造成本,而且壓接連接器的管腳仍需用背鉆技術來消除Stub。

早些年,制造商會根據關鍵網絡列表,識別使用背鉆的地方并做適當的調整。

在設計中引入背鉆過程,有時對管理來說是個噩夢,需要與制造商更緊密合作。制造商會移除盡可能多的指定高速信號的短截線,根據增加的背鉆尺寸調整每個背鉆位置的特性、驗證銅間距,來維持設計完整性。

為了讓設計數據傳遞更順暢,在Allegro15.7中,早已為簡化制造端的數據處理打下了穩固的基石。

作為曾經的客戶,2005年底,我曾是Allegro®PCB Designer 15.7 Beta測試團隊的一員。我很高興見證/測試了Allegro新的背鉆解決方案。通過允許設計人員標識需背鉆的網絡,基于器件和引腳的屬性分析并識別背鉆位置等功能,使Allegro更上一層樓。需背鉆的位置包含在背鉆報告中,標有特殊的背鉆符號,生成用于生產的NCDrill文件。即使有了這些提升,但仍然存在人為確保一致性的步驟(支持背鉆位置有多種焊盤,手動設置背鉆禁止區,允許制造商調整背鉆尺寸)。

隨著時間的推移,可以清楚地認識到未來的增強將會改進這個流程,會提供分析設計并且調整背鉆位置特性的功能,同時生成完整的制造數據包來實現流水化制造。

Cadence與制造商和客戶合作,調整了現有的解決方案,除了制造商移除大部分后處理步驟,還增強了幾個區域的工具來支持背鉆流程。作為一位產品工程師,我能夠根據我自己之前作為客戶的經歷、并搜集客戶們的反饋來調整這些功能。

• 封裝庫中的焊盤支持背鉆定義

• 有特定標識的背鉆尺寸

• 增強背鉆焊盤進入和焊接掩膜

• 增加層禁區/間距

典型的背鉆位置

• 制造Stub長度-背鉆后保留Stub長度(高級配置)

• 從不可切割層向下測量的剩余制造短截線長度,其表示電介質目標背鉆深度

• 基于參數的設計層焊盤更新建成了背鉆分析

• 基于設計分析的改進模型可以快速定義/檢查背鉆層對規則

• 初始化:從頂層及底層的最深的背鉆層

• 分析:最小化的電子短截線長度或最小化層對

• 帶有特殊鉆孔標識的背鉆直徑,用來說明背鉆方向和深度

• 基于焊盤定義的間距自動生成走線禁布區

• 在背鉆位置不再需要創建特殊的焊盤或禁止區

• Show element指令可以報告在背鉆位置引腳/過孔的背鉆數據

• 基于在焊盤定義的背鉆數據,現在在鉆孔圖例和制造NCDrill文件中報告真實的背鉆尺寸

• 不再需要制造商基于電鍍通孔調整尺寸

• Backdrill Legends現在報告不能切割層、深度和制造短截線信息

• 畫出跨區域細節,現在報告背鉆跨度

• 在背鉆過程中識別全部的測試點

• 在背鉆位置沒有測試點或增加測試點之外的鉆孔

提升后的背鉆解決方案解決了所有的疑惑點,消除了由于引入背鉆所帶來的擔心。不再增加制造商的一次性工程費用(NRE),不再增加關于引入不同過孔和疊加技術的成本。可以傳遞給制造商一個更完整的制造數據包,其中包含IPC-D-356和IPC-2581中的背鉆數據信息,以及用于傳達背鉆意圖的完整文檔。

相關標簽搜索：升級到Allegro17.2-2016的10大理由之4:行業領先的背鉆能力 EDA培訓 EDA分析在線視頻教程 Cadence Allegro PSPICE OrCAD PCAD Protel Mentor Graphics Synopsys培訓課程 Fluent、CFX流體分析 HFSS電磁分析